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Robotrontechnik-Forum » Technische Diskussionen » Schaltungsanalyse ZMD U1525FC008 (Robotron A5105 VIS ASIC) » Themenansicht

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Thread - Seiten: -1-

000
03.03.2026, 14:47 Uhr
Dresdenboy

Hallo zusammen,

wie einige schon mitbekommen haben, analysiere ich gerade die Schaltung auf diesem ASIC, welches für die Grafikausgabe (zusammen mit dem GDC, meist ein NEC µPD7220A) zuständig ist. Hier möchte ich meine Fortschritte dokumentieren und freue mich auch über Rat und Tat.

Richi hat das Die ja schon fotografiert und aufbereitet, aber derzeit nicht die Kapazität für eine Analyse wie die des SVGs. Dennoch kann man hier und auf Basis der SVG-Analyse gut ansetzen:
https://www.richis-lab.de/logic52.htm

Die Analysen des SVG-ASICs (U1525FC007) im BIC findet man hier:
https://www.richis-lab.de/logic_as.htm

Dabei ist auch schon erkennbar, wieviel mühselige Arbeit da drin steckt. Beim VIS ist nun der Vorteil, dass sich die Standardzellen gleichen, so dass gut auf Basis von Richis Erkenntnissen weitergearbeitet werden kann. Daher sah ich eine Chance, das großteils automatisiert anzugehen. So versuche ich dem VIS-Die, welches Richi als detailliertes Bild bereitgestellt hat, mit OpenCV in Python beizukommen. Für die weitere Verarbeitung habe ich das Foto von ca. 20kpx x 20kpx auf 10kpx x 10kpx reduziert. Das entspricht der Auflösung des Ausschnittes unten.

Aktueller werden ca. 90% der Standardzellen (von der Gesamtzahl) vom Python-Skript identifiziert. Dafür habe ich derzeit 14 Standardzellen hinterlegt. Teils können diese auch als gespiegelte Variante gefunden werden. Nicht immer reicht dafür eine gespiegelte Suchvorlage (Template), weshalb dann separate Vorlagen dafür verwendet werden.

Es gibt auch erste Fortschritte in der Schaltungs-Analyse. Mit einem passend platzierten Grid (Zellgröße 19px x 19px, im Originalbild 38px x 38 px) mit minimaler Drehung und abschnittweiser Lagenkorrektur in vertikaler Richtung (unter jeder Standardzellen-Zeile) können die Bahnen, Kreuzungen und Verbindungen zellenweise erkannt werden.

So sieht derzeit die Detektion der Leitungen aus (zellenweise Analyse mit etwas Bildverarbeitung). Als nächstes muss ich noch Logik implementieren, um durch das Grid zu gehen und die Leitungen zu verfolgen.

Der erste Detektor-Prototyp erkennt schon etwas.

Quellcode:

.....|...........|............   Legende:
.....|...........?............   ".": leer
=====#==========??............   "|": vertikale Leitung
.....|...........?O==O========   "=": horizontale Leitung
.....|..........?O?==O========   "O": Via
.....|.........?O?#==O====?===   "#": Kreuzung
.....|........?O?##==O========   "?": nicht leer und auch nicht richtig erkannt (z.B. ein kleiner überlappender
.....|.......?O?###==O===?====        Teil von einem VIA oder eine Leitung mit etwas Verschmutzung)
.....|........|||||...........
.....|........|||||...........
.....|........|||||...........
.....|........|||||...........
.....|......?O##?##==O========
.....|.......||||||...........
.....|.....?O#?#?##==O========
.....|......||||||??..........
.....|......|||||||...........
.....|......|||||||...........
.....|......|||||||...........
.....|......|||||||...........
.....|......|||||||...........
.....|......|||||||...........
.....|......|||||||...........
.....|......|||||?|...........
.....|......|||?|||...........
.....|......|||||?|...........
.....|......|||||||...........
.....|......|||||||...........
.....|......|||||||...........
.....|......|||||||.?OOO??????

Das entspricht diesem Bereich:

Nächste von mir geplante Schritte:
- Leitungen nachverfolgen und Verbindungen identifizieren
- Ein-/Ausgänge der Standardzellen verorten (hierzu hinterlege ich Koordinaten der Verbindungsstellen)
- Vernetzung rekonstruieren und ggf. in ein Format für andere Software konvertieren
- Benennung der Leitungen und Gruppierung (angefangen bei den Bonding Pads)

Edit: Details zu Auflösung, Verkleinerung und Erkennungs-Grid für Leitungen hinzugefügt

Viele Grüße,
Matthias
--
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Produktionen im Rahmen der "The Computer Art Community" (Demoszene): https://demozoo.org/sceners/64936/, YT-Kanal: https://www.youtube.com/@4lpha0ne/videos
Aktuelle Projekte: GDC-Analysen für Grafikeffekte u. Demo/Game-Framework, universelles BIC-Modul auf Pico-Basis, Packer mit sehr kleinem 6502-Dekompressor
HW: BIC, MSX2+, KC87, KC85/2-4, KCC, LC-80, PC1715, C64, C16, Plus/4, A500, A1200, Mega 65, µCs ...

Dieser Beitrag wurde am 03.03.2026 um 16:01 Uhr von Dresdenboy editiert.

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001
03.03.2026, 20:24 Uhr
Richi

Es freut mich sehr, dass Matthias sich dem Thema angenommen hat. Für meinen manuellen Weg hätte ich aktuell nicht die notwendige Zeit. Und für den Aufbau einer Automatisierung, wie sie uns Matthias zeigt, fehlt meine Kompetenz und Freude an der Software...

Viele Grüße,

Richard

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002
03.03.2026, 22:30 Uhr
Enrico
Default Group and Edit

Mir freut das auch, und noch mehr Dirk, wenn es fertig zu bekommen ist,
da er den BIC hat, wo der IC defekt ist.
--
MFG
Enrico

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003
04.03.2026, 10:04 Uhr
P.S.

Mal eine grundsätzliche Frage dazu:
Hat schon mal jemand versucht die F/E-Unterlagen, z.B. die K2/0-, bzw. die K5/0-Berichte vom ZFTM Dresden zu bekommen, bzw. zu recherchieren in welchem Archiv die abgelegt wurden?
Einiges davon hatte ich vor langer Zeit mal im TSD gesehen, da ging es aber eher um die U80701-Entwicklung ...
Wir im ISS haben fast den gesamten Bestand an F/E-Berichten (>2000) aus dem WFB -> https://www.industriesalon.de/vorort-archiv/, katalogisiert in 10 Kategorien ...
Zu jedem F/E-Vorhaben mußten zu DDR-Zeiten bei der Abschlußverteidigung K2, oder K5 ein diesbezüglicher Bericht vorgelegt werden, der je nach Aufgabenstellung auch recht umfangreich ausfallen konnte - tw. mit vielen Bilder, Grafiken, Diagrammen usw. Das muß bei den diversen IS-Entwicklungen auch so gewesen sein - egal, ob nun in Dresden, Frankfurt/O. oder Erfurt ...

Das Wissen der Menschheit gehört allen Menschen! -
Wissen ist Macht, wer nur glaubt, der weiß nichts! -
Aber - Unwissenheit schützt vor Strafe nicht! -
Gegen KI und die Ausgrenzung von Unwissenden und
für den Erhalt eigener Intelligenz, sowie ein liberalisiertes
Urheber-, Marken- und Persönlichkeitsrecht!
PS

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004
04.03.2026, 10:26 Uhr
Dresdenboy

@P.S.
Guter Punkt. Ich habe mich das schon gefragt. Du hattest in einem anderen Thread mal diesen Link gepostet:
https://www.archiv.sachsen.de/archiv/bestand.jsp?oid=09.07&bestandid=11718&syg_id=392703

(Thread: https://www.robotrontechnik.de/html/forum/thwb/showtopic.php?threadid=19458 )

Bei 65 lfm könnte etwas dabei sein. Das ASIC-Projekt taucht als Verschlusssache auch auf.

VG,
Matthias
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005
04.03.2026, 12:06 Uhr
Bert

Ich vermute ganz ohne manuelle Nacharbeit wird es nicht gehen, aber es ist schon erstaunlich, daß man mit modernen Rechnern nicht nur noch modernere Chips entwickeln kann, sondern auch für klassische Chips Hilfe im "Reverse Engineering" hat.

Bis da draus ein Ersatzchip bzw. FPGA wird, ist aber auch noch einiges an Arbeit nötig...
--
Viele Grüße,
Bert

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006
04.03.2026, 23:20 Uhr
robbi
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Da kann ich ja im Sommer zwischen Gartenarbeit und Gartenarbeit die Leiterbilder der BIC-Platine vervollkomnen. Bisher liegt der Fertigungsfortschritt seit 2003 bei 3%.
Der Bestückungsplan der Rückseite fehlt auch noch.
--
Schreib wie du quatschst, dann schreibst du schlecht.

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007
05.03.2026, 15:33 Uhr
Dresdenboy

Kurzes Zwischenupdate, mit größerem Bereich u. bereichsweiser y-Anpassung (wichtig zum Treffen des Grids - nicht zu verwechseln mit Treffen in Garitz

Quellcode:

0123456789abcdef0123456789abcdef0123456789abcdef0123456789abcdef0123456789abcdef0123456789abcd
0.....|...........|............................................?...........?...................
1.....|...........?............................................?...........?...................
2=====?===========?............................................?...........?...................
3.....|...........?O==O=========?=======?===========?=?========?...........O?..................
4.....|..........?O#==O?================?==?====?==?===?===================?=================?=
5.....|.........?O#?==O====?=============?=====?===?=======================?===================
6.....|........?O###==O============?=======================================#===================
7.....|.......?O##?#==O===?==============================?===?=============?===================
8.....|........|||||.......................................................|...................
9.....|........|||||.......................................................O===================
a.....|........|||||...........................................................................
b.....|........||||?...........................................................................
c.....|......?O##??#==O==============?=========?===?=====================?=====================
d.....|.......||||||....................................?......................................
e.....|.....?O#?####==O========================================================================
f.....|......||||||??..........................................................................
0.....|......|||||||...........................................................................
1.....|......|||||||...........................................................................
2.....|......|||||||...........................................................................
3.....|......|||||||...........................................................................
4.....|......|||||||...........................................................................
5.....|......|||||||...........................................................................
6.....|......|||||||............................O=======================================O======
7.....|......|||||?|............................|.......................................|......
8.....|......|||?|||............................|.......................................|......
9.....|......|||||||............................|.......................................|......
a.....|......|||||||............................|?OOOO?O?????OOOO?O????OOOOO???????OOOO?O?????O
b.....|......|||||||............................|?|???|??????|???|??????????|??????|??????????|
c.....|......|||||||............................|?|???#??????|?????????O|???#??#???|?????????O|
d.....|......|||||||..OOO???????O??????????????OO?||????????O||???????OO|?????=#??O?????O?????|
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f.....|......|||||||..|||???O???|???O??????O???|O|#????OO????|????OO??#?|????OO????|????OO????|
0.....|......|||||||..|||||??|?O|||??|??||??|??|??.?OO??O????.?O?OOO????.?O???O????.?O???OO?O#.
1.....|......|||||||..???OO??????OO?????OOO???????.???OOOO???.???O?OO???.???OOOOO??.??????????.
2.....|......|||||||..|||???O??O|???O??????O???|?O|?????O???.|?????O???.|?????O???.|##?#??#???|
3?????O......|||??||??OOO??OO?O?O??OO?????OO?O?O??O?OO?OO?O??O??O?OO?O??O??O?OO?O??O??O??O#???O
4..........???????????O??O?????????????????????????????O?????????#O????O??????????????O???????O
5.........?O#?#?######O====##==O=#=##==O?=##==#==?=?=#?=#=====#=#?=#===#=?=????=====?==#?=====#
6........?O#####?####?O====?O....|.||...|.||..|..|.|.||.|.....|.|?.|...|.|.||||.....|..||.....|
7.......?O###???##?#?#O====#====?O.||...|.||..|..|?|.||.|.....|.?|.|...|.|.||||.....|..||.....|
8......?O#############O====#=======?O...|.||..|..|.|.||.|.....|?||.|...|.|.|||?.....|..||.....|
9.....?O#?##?#####???#O====#=======#===?O.||..|..|.|.||.|.....|.?|.|...|.|.||?|.....|..||.....|
a....?O####?###?######O====#=======?======?O..|..|.|.||.|.....|.?|.|...|.|.||||.....?..|?.....|
b...?O##?#??#####?##?#O====#=======#======#===#==#=?=##=#=====#=????===?=#=?##?=====#==O|.....|
c....|||||||||||||||??.....|.......|......|...|..O=?=?#=#=====#=?#=?===?=?=#?##=====?===O=====#
d....||||||||?||||||??.....|.......|......|...|....|.||.|.....|.||.|...|.|.||?|.....O=========?
e....|||||||||||||||??.....|.......|......|...|....|.||.|.....|.||.?...|.|.||||...............|
f....|||||||||||||||??.....|.......O======#===#==?=#=##=#?====#=?#=#===?=#=?##?===============#
0....|||||?|||||||||??.....|..............|..O#===OO=##=#?====O=?#=?===?=O=####=O==========O==#
1....|||||||||||||||??.....|..............|..||...|..||.|.......||.|...?...||||.|..........|..|
2....|||||||||||||||??.....|..............|..||...|..||.|.......||.|...|...||||.|..........|..|
3....|||||||||||||||??.....|....?.........|..||...|..||.|.......||.|...?...||||.|..........|..|
4....|||||||||||||||??.....|..............|..||...|..||.|.......|O=#===?===#?##?#==========#==?
5....|||||||||||||||??.....|..............|..|O===#==##=#=======?==#===#===#?##=#==========#==#

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Dieser Beitrag wurde am 05.03.2026 um 15:34 Uhr von Dresdenboy editiert.

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008
06.03.2026, 14:16 Uhr
Dresdenboy

Nächstes kleines Update:
Standardzellen sind alle beschriftet und werden mit ausgefüllten, leicht transparenten Rechtecken markiert. So will ich einmal sehen, ob noch irgendwo überlappende Muster verarbeitet werden.
Gespiegelte Standardzellen sind mit einem Punkt (sep. Bild) oder "f" (durch Spiegelung des Bildes erzeugt) am Ende gekennzeichnet und verwenden auch eine etwas dunklere Farbe.
Die schwarze bzw. weiße Beschriftung wird je nach Helligkeit des Rechtecks (mit RGB-Gewichtung) gewählt.

Für DFFS und NEG1 habe ich schon ein paar Ein- und Ausgänge beschriftet. Dadurch, dass diese auch im Grid liegen, kann ich im Prinzip diese per Gridzelle adressieren oder sogar einfach von links nach rechts auflisten. Das sieht für das DFFS so aus:

Quellcode:

('DFFS.jpg', (q0,q0,q4), 0.5, True, [["","/S","","","/C","","C","","",""], ["","/Q","Q","D","","","","","",""], 0] ),

und enhält Dateiname, Farbe (mit Helligkeitskonstanten "qn"), Erkennungsschwelle, True - falls es auch gespiegelt gesucht werden soll, und einer Sammlung von 2 Listen mit Beschriftungen oben und unten sowie einem Offset (hier 0), falls die Beschriftung nicht ganz passt.

Allerdings muss ich noch, ggf. mit Richis Hilfe, schauen, wo noch weitere Ein- oder Ausgänge liegen. Bei NEG1 habe ich z. B. den Ausgang unten noch hinzugefügt.

Es sind auch nun alle Standardzellen hinterlegt, die verwendet wurden:

VG,
Matthias
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Dieser Beitrag wurde am 06.03.2026 um 14:25 Uhr von Dresdenboy editiert.

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009
06.03.2026, 14:39 Uhr
Dresdenboy

Zitat:

Bert schrieb
Ich vermute ganz ohne manuelle Nacharbeit wird es nicht gehen, aber es ist schon erstaunlich, daß man mit modernen Rechnern nicht nur noch modernere Chips entwickeln kann, sondern auch für klassische Chips Hilfe im "Reverse Engineering" hat.

Bis da draus ein Ersatzchip bzw. FPGA wird, ist aber auch noch einiges an Arbeit nötig...

Das wird nicht ausbleiben, aber bisher hält es sich im Rahmen. Das ist eher ein inkrementelles Hinzufügen zum Script basierend auf gesehenen Dingen, die noch fehlen. Z.B. konnte ich durch die deutliche Markierung der erkannten Standardzellen einfach über das Bild schauen, wo noch nicht markierte Zellen waren.

FPGA ist natürlich eine andere Hausnummer, aber mit einer erkannten Schaltung in der Hand ist das sicher leichter, evtl. sogar teils automatisiert beschreibbar, als z.B. jemand, der einen Emulator in FPGA implementiert ohne die Hardware so zu kennen, sondern nur das Verhalten.

In meinen paar Jahren als wiss. MA an der Uni Rostock ab 2002 (die übrigens mittlerweile auch ein paar alte Rechner inkl. BIC ausstellen) habe ich mich für Lehrmaterialien auch mit VHDL und Tools dazu befasst. Da habe ich keine Berührungsängste.

Zitat:

robbi schrieb
Da kann ich ja im Sommer zwischen Gartenarbeit und Gartenarbeit die Leiterbilder der BIC-Platine vervollkomnen. Bisher liegt der Fertigungsfortschritt seit 2003 bei 3%.
Der Bestückungsplan der Rückseite fehlt auch noch.

Das wäre toll! Wäre es denn akzeptabel, angesichts der aktuellen Neu- und Nachbauten anderer Rechner, dort z.B. statt der Lötstellen für die Original-ASICs gleich Sockel o.ä. für Alternativen vorzusehen?

VG,
Matthias
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010
07.03.2026, 16:06 Uhr
Bert

Hallo Matthias,

hast Du mal eine Liste der verwendeten Standardzellen?
Da könnte man evtl. schon mal loslegen und VHDL-Modelle dafür zu erstellen.
(Ich bin nicht so der Verilog-Mensch...)
--
Viele Grüße,
Bert

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011
07.03.2026, 16:09 Uhr
P.S.

Der "BIC" ist ja wohl ein damals sehr moderner Computer in der 8Bit-Welt gewesen, schon durch den Einsatz des GDC U82720D.
Die MKD-Leute haben sich damals im Dresdner ZFTM (damals dann schon "Zeiss") zwei ASICs bauen lassen - die VIS (U1525FC008) und den SVG (U1525FC007), die den Schaltungsaufwand auf dem Motherboard sehr vereinfacht hatte.
Erfreulicherweise wird ja der eine - die VIS, nun mit dem Hintergrund eines Nachbaus einer genaueren (Schaltungs-)Analyse unterzogen.
Ist denn zwischenzeitlich klar, wie das mit dem Problem des gleichzeitigen Zugriffs der CPU und der GDC-Steuerung auf den Bildwiederholspeicher gelöst wurde, oder gibt's dadurch beim "BIG" auch Bildstörungen?
HeikoS und ich hatten kürzlich einen Meinungsaustausch darüber und ich bin mir eigentlich recht sicher, dass das mit dem GDC in einer bestimmten Betriebsart gelöst werden kann - siehe dazu mein F/E-Bericht zum "Universal-Experimental-Rechner - Eigenbau" - StE GDC -> http://www.ps-blnkd.de/EXPR/Expr.htm.
Zum GDC gibt's eine ausführliche Applikationsschrift ""Hinweise zur Anwendung Grafik-Display-Controller GDC U82720" - ist möglicherweise bei meiner "Ablage" des "Experimental-Rechner" im Elektromuseum Erfurt mit dabei.
Wir - HeikoS und ich werden das alles wieder zurückholen zur weiteren "Bearbeitung" ...

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PS

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012
07.03.2026, 16:55 Uhr
Richi

Zitat:

Bert schrieb
Hallo Matthias,

hast Du mal eine Liste der verwendeten Standardzellen?
Da könnte man evtl. schon mal loslegen und VHDL-Modelle dafür zu erstellen.
(Ich bin nicht so der Verilog-Mensch...)

Hallo Bert,

die verwendeten Zellen haben wir hier:

https://www.richis-lab.de/logic28.htm

Grüße,

Richard

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013
07.03.2026, 17:24 Uhr
HeikoS

Zitat:

P.S. schrieb
Ist denn zwischenzeitlich klar, wie das mit dem Problem des gleichzeitigen Zugriffs der CPU und der GDC-Steuerung auf den Bildwiederholspeicher gelöst wurde, oder gibt's dadurch beim "BIG" auch Bildstörungen?
PS

Peter, wie schon beim Treffen gesagt. Das hatten wir ja hier alles schon mal besprochen:

https://www.robotrontechnik.de/html/forum/thwb/showtopic.php?threadid=21874#239804

https://www.robotrontechnik.de/html/forum/thwb/showtopic.php?threadid=21874#239813

Viele Grüße, Heiko

Dieser Beitrag wurde am 07.03.2026 um 19:00 Uhr von HeikoS editiert.

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014
07.03.2026, 17:50 Uhr
HeikoS

@Matthias:

Ich verfolge das Projekt natürlich auch und bin begeistert über die Fortsschritte. Inzwischen bin ich ja auch "BIC-Besitzer", habe aber einen mit dem kleinen Fehler in der Sound-Erzeugung. Vielleicht wird das auch mal lösbar sein über einen FPGA.

Viele Grüße, Heiko

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015
07.03.2026, 17:51 Uhr
Dresdenboy

@Bert:
Von Richis Seite, wo alle Standardzellen des SVG-ASICs dargestellt sind, wurden beim VIS folgende nicht benutzt:
ANO4, LFF, LFFS und RSNA

VG,
Matthias
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016
08.03.2026, 08:34 Uhr
Bert

Zitat:

Richi schrieb
die verwendeten Zellen haben wir hier:
https://www.richis-lab.de/logic28.htm

Hallo Richard,

Ja, genau auf der Seite war ich sogar schon. Und ich hatte auch mit einer Umsetzung begonnen...
Und das dann wieder vergessen

Ich habe meinen Stand jetzt hier abgelegt:
https://github.com/boert/VHDL-Standardzellen

Ich gebe keine Garantie, daß die Standardzellen so funktionieren, wie sie funktionieren sollen und das sie sich im FPGA synthetisieren lassen, aber es ist ein Anfang.

Bezüglich der Standardzellen im VHDL sind aus meiner Sicht noch folgende Fragen zu klären:
- Sind die Signal C und /C wirklich immer komplementär zu einander?
Im FPGA habe ich keine FFs, die gleichzeitig auf zwei Taktsignale reagieren.
- Wieviele Takte gibt es im Design. Ideal wäre nur einer, sonst sind ggf. Laufzeiten näher zu betrachten.
- Wie arbeitet die BDL-Zelle genau? AE ist das Pad zu Außenwelt, ok. Aber wie und wann funktionieren P, N und A?
- AS1 und ES sind momentan als normale Negatoren abgebildet. Hier müssen dann ggf. die IO-Primitives des jeweiligen FPGAs eingesetzt werden (IB+OB, IBUF+OBUF oder ALTIOBUF)

Was mir auch noch nicht so ganz klar ist: Das Zusammenspiel von GDC (U82720), 16 Bit-RAM (4xU61464), 8 Bit-SRAM (U6516) und VIS (U1520-008).

P.S.:

Zitat:

Dresdenboy schrieb
...wurden beim VIS folgende nicht benutzt:
ANO4, LFF, LFFS und RSNA

Macht nix. Sind jetzt schon mit drin...
--
Viele Grüße,
Bert

Dieser Beitrag wurde am 08.03.2026 um 08:35 Uhr von Bert editiert.

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017
08.03.2026, 08:59 Uhr
Richi

Zitat:

Bert schrieb
- Sind die Signal C und /C wirklich immer komplementär zu einander?
Im FPGA habe ich keine FFs, die gleichzeitig auf zwei Taktsignale reagieren.
- Wieviele Takte gibt es im Design. Ideal wäre nur einer, sonst sind ggf. Laufzeiten näher zu betrachten.
- Wie arbeitet die BDL-Zelle genau? AE ist das Pad zu Außenwelt, ok. Aber wie und wann funktionieren P, N und A?

C und /C werden sicher nie ganz komplementär sein. Die große Frage ist, hat man die vielen Negatoren eingebaut, um genügend Treiberstärke für das Taktsignal zu haben oder hat man die Verzögerung einiger oder aller Negatoren so eingeplant, weil sie innerhalb der Schaltung notwendig ist.
Man müssten mal prüfen welche Bereiche an welchen Negatoren hängen und ob das irgendein Muster ergibt.

Die BDL-Zelle hat einen Highside- und einen Lowside-Transistor. P steuert den Highside- und N den Lowside-Transistor. A ist etwas missverständlich. Das ist nicht ein Ausgang, sondern ein Eingang. Ausgang und Eingang laufen parallel.
Der Eingang arbeitet wie ein Negator.

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018
08.03.2026, 09:04 Uhr
Richi

Nachtrag/Korrektur: Das muss eigentlich BDH und nicht BDL heißen. Der Ausgang gibt ohne Signal ein High aus. Das muss ich mir nochmal anschauen und korrigieren...

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019
08.03.2026, 14:26 Uhr
Dresdenboy

Zitat:

Bert schrieb
Ich habe meinen Stand jetzt hier abgelegt:
https://github.com/boert/VHDL-Standardzellen

Ich gebe keine Garantie, daß die Standardzellen so funktionieren, wie sie funktionieren sollen und das sie sich im FPGA synthetisieren lassen, aber es ist ein Anfang.

Super! Der Anfang ist immer der wichtigste Schritt.

Zitat:

Bezüglich der Standardzellen im VHDL sind aus meiner Sicht noch folgende Fragen zu klären:
- Sind die Signal C und /C wirklich immer komplementär zu einander?
Im FPGA habe ich keine FFs, die gleichzeitig auf zwei Taktsignale reagieren.
- Wieviele Takte gibt es im Design. Ideal wäre nur einer, sonst sind ggf. Laufzeiten näher zu betrachten.

/C sehe ich über ein NEG1 meist direkt neben den FF erzeugt. Was mich da nur wundert, ist, dass dann z.B. C vom FF mit dem NEG1-Eingang u. FF-/C mit dem NEG1-Ausgang verbunden ist. Vllt. kann mich da jemand aufklären.

Es sollte von außen lt. bc_cggs.pdf nur den FVIS-Takt geben (15 MHz). Das dient dann als Pixeltakt, kann aber noch geteilt werden (für 320er Auflösung)

Zitat:

Was mir auch noch nicht so ganz klar ist: Das Zusammenspiel von GDC (U82720), 16 Bit-RAM (4xU61464), 8 Bit-SRAM (U6516) und VIS (U1520-008).

Der GDC erzeugt Sync-Signale, Adressen und sendet auch weitere Informationen (z.B. Cursor darstellen, Grafik- oder Textmodus für die Zeile usw.). Was der VIS hier machen muss, ist vielfach als externe Logik für uPD7220(A)/U82720 beschrieben, d.h. Schieberegister für Bildausgabe (allerdings mehrere für die versch. Farbtiefen), Zeichengenerator (mit dem SRAM u. Attributspeicher), Speicherkommunikation für den GDC, Zoomdarstellung, Bildsynchronisations- und Farbsignale usw.

VG,
Matthias
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Produktionen im Rahmen der "The Computer Art Community" (Demoszene): https://demozoo.org/sceners/64936/, YT-Kanal: https://www.youtube.com/@4lpha0ne/videos
Aktuelle Projekte: GDC-Analysen für Grafikeffekte u. Demo/Game-Framework, universelles BIC-Modul auf Pico-Basis, Packer mit sehr kleinem 6502-Dekompressor
HW: BIC, MSX2+, KC87, KC85/2-4, KCC, LC-80, PC1715, C64, C16, Plus/4, A500, A1200, Mega 65, µCs ...

Dieser Beitrag wurde am 08.03.2026 um 14:29 Uhr von Dresdenboy editiert.

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020
09.03.2026, 05:11 Uhr
Richi

Zitat:

Richi schrieb
Nachtrag/Korrektur: Das muss eigentlich BDH und nicht BDL heißen. Der Ausgang gibt ohne Signal ein High aus. Das muss ich mir nochmal anschauen und korrigieren...

Korrektur der Korrektur: BDL war richtig.
In dem IO-Block ist ein Pull-Up, der bedient aber den Negator am Ausgang und damit ist der Pegel, der unbeschaltet nach innen ausgegeben wird ein Low, kein High.

Entschuldigt das Durcheinander, ich war gestern wohl etwas nervös.

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021
10.03.2026, 10:17 Uhr
Dresdenboy

Ich habe mal das Grid feiner aligned und auch die Erkennung der Leitbahnen, Vias usw. schon ein wenig robustiert. Das gebe ich derzeit noch auf Konsole aus, was ich dann mit passender Schriftart u. Zoom (Notepad++) einigermaßen in ein Bild bekomme (unten fehlt der Rest, aber sieht ähnlich aus):

Es muss hier noch ein ganz klein wenig rotiert werden, um die Bereiche voller Fragezeichen (relativ gleichförmige Bereiche rechtsseitig unter den Standarzellen-Zeilen) richtig zu erwischen. Alternativ kann ich auch etwas ausgefeiltere Techniken probieren, wie die adaptive Erkennung von x-/y-Verschiebungen ggüber dem Grid.

Da auch die Standardzellen im Grid liegen, landen Ein- u. Ausgänge dieser dann auch direkt im Grid.

P.S.: Morgen habe ich eine kleine OP und bin dann einige Tage krankgeschrieben. Dann möchte ich mich mal an den kleinen "Wanderer" machen, der die Bahnen verfolgt.

VG,
Matthias
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Dieser Beitrag wurde am 10.03.2026 um 10:19 Uhr von Dresdenboy editiert.

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022
10.03.2026, 21:20 Uhr
Bert

Zitat:

Dresdenboy schrieb
/C sehe ich über ein NEG1 meist direkt neben den FF erzeugt.

Das ist gut, d.h. es gibt keinen globalen differentiellen Takt im System sondern /C wird (meist) lokal erzeugt. Das macht es im VHDL einfacher.

Zitat:

Was mich da nur wundert, ist, dass dann z.B. C vom FF mit dem NEG1-Eingang u. FF-/C mit dem NEG1-Ausgang verbunden ist.

Wenn ich Dich richtig verstanden habe, geht der Takt C sowohl zu 'NEG1.E', als auch an 'DFF.C'.
Das negierte Taktsignal /C geht dann von 'NEG1.A' nach 'DFF.CN'. Damit die FlipFlops (DFF* und LFF*) funktionieren, wird sowohl der normale Takt als auch der invertierte Takt benötigt.

Zitat:

Was der VIS hier machen muss, ist vielfach als externe Logik für uPD7220(A)/U82720 beschrieben, d.h. Schieberegister für Bildausgabe (allerdings mehrere für die versch. Farbtiefen), Zeichengenerator (mit dem SRAM u. Attributspeicher), Speicherkommunikation für den GDC, Zoomdarstellung, Bildsynchronisations- und Farbsignale usw.

Ich schaue mir mal das Datenblatt des uPD7220 an. Vielleicht wir mir dann klar, wer wann Zugriff auf Adress- und Datenbus hat und wie die Daten in den Video-RAM und wieder heraus kommen.

Zitat:

Richi schrieb
Korrektur der Korrektur:

Nun bin ich völlig verwirrt

Vermutlich ist alles ganz einfach: Zu einer BDL-Zelle gehört ja immer auch eine TRIS-Zelle. Nun gibt es nach Deiner Liste von beiden Varianten jeweils acht Stück. Das klingt verdächtig nach Datenbus und so wird es auch sein. Und die Datenrichtung wird für alle acht BDL-Zellen vermutlich gleichzeitig geschaltet...
--
Viele Grüße,
Bert

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023
10.03.2026, 21:23 Uhr
Bert

Zitat:

Dresdenboy schrieb
Dann möchte ich mich mal an den kleinen "Wanderer" machen, der die Bahnen verfolgt.

Hast Du schon eine Idee zur Nomenklatur der Leiterbahnen?
--
Viele Grüße,
Bert

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024
10.03.2026, 22:06 Uhr
Dresdenboy

Zitat:

Bert schrieb
Wenn ich Dich richtig verstanden habe, geht der Takt C sowohl zu 'NEG1.E', als auch an 'DFF.C'.
Das negierte Taktsignal /C geht dann von 'NEG1.A' nach 'DFF.CN'.

Genau.

Zitat:

Ich schaue mir mal das Datenblatt des uPD7220 an. Vielleicht wir mir dann klar, wer wann Zugriff auf Adress- und Datenbus hat und wie die Daten in den Video-RAM und wieder heraus kommen.

Falls du nach Garitz kommst, können wir uns da mal ausführlich unterhalten. Ansonsten gern auch mal per Telefon. An sich geht es, aber die spannenden Details sind schonmal sehr verteilt.

Zitat:

Hast Du schon eine Idee zur Nomenklatur der Leiterbahnen?

Noch nichts konkretes. Da bin ich offen für Vorschläge. Das kann für den ersten Wurf ja schon die verbundenen Standardzellenports enthalten. Ich hätte erst einmal mit dffs21_qn_no3_e2 oder so begonnen. Wenn man das mal bisschen sortiert und schon mit logischen Namen ergänzt hat (würde ich direkt als Zuordnungstabelle machen), kann das auch in Richtung VHDL-Beschreibung angepasst werden.

VG,
Matthias
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025
11.03.2026, 05:09 Uhr
Richi

Zitat:

Richi schrieb
Korrektur der Korrektur:

Nun bin ich völlig verwirrt

Das ist schlecht.

Genau, jede BDL-Zelle hat eine TRIS-Zelle im Hintergrund.

Eine BDL-Zelle kann als Ausgang und Eingang fungieren.

Wenn sie als Eingang arbeitet und von außen kein Potential anliegt, dann gibt sich trotzdem ein definiertes Signal nach Innen weiter.

Der letzte Buchstabe der Bezeichnung gibt an, ob dieses "Default-Signal" ein High oder Low ist. Bei der BDL-Zelle ist es ein Low.

Ich hatte die Befürchtung Low und High vertauscht zu haben, aber es ist doch alles richtig.

Dieser Beitrag wurde am 11.03.2026 um 05:09 Uhr von Richi editiert.

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026
11.03.2026, 10:52 Uhr
P.S.

@Bert <022>
Zitat: "Ich schaue mir mal das Datenblatt des uPD7220 an. Vielleicht wir mir dann klar, wer wann Zugriff auf Adress- und Datenbus hat und wie die Daten in den Video-RAM und wieder heraus kommen."
Mit diesem Problem hatte ich mich schon hier -> http://www.ps-blnkd.de/EXPR/EXPR_GDC.pdf auseinander gesetzt und Taktschemata gibt's auch -> http://www.ps-blnkd.de/EXPR/EXPR_GDC_Takt.zip.
Eine sehr gute und vor allem verständliche Quelle zum GDC U82720D ist die in den Lit.-Angaben o.g. PDF aufgeführte "Hinweise zur Anwendung Grafik-Display-Controller GDC U82720", Applikation Technische Beschreibung, VEB Mikroelektronik "Karl-Marx" Erfurt Stammbetrieb, A4, 114 A4-Seiten.

Der Vorteil des GDC ist vor allem, dass man die Erzeugung der sog. "Primitiven" (Linien, Kreise, Rechtecke) nicht mehr in SW machen muss (Bresenham u.ä.), sondern dass diese Funktionalität in HW "gegossen" ist. Nach Übergabe von diesbezüglichen Parametern und dem betreffenden Befehl werden diese Grafik-Grundelemente augenblicklich im BWS gezeichnet.
In "Inbetriebnahme GDC des Modularen Experimental-Computers" (noch nicht online) sind weitere Erkenntnisse dargelegt.
Eine Vielzahl der angegebenen Literatur - so z.B. auch die sehr zu empfehlende c't, liegt beim EXPR im Elektromuseum Erfurt.

Das Wissen der Menschheit gehört allen Menschen! -
Wissen ist Macht, wer nur glaubt, der weiß nichts! -
Aber - Unwissenheit schützt vor Strafe nicht! -
Gegen KI und die Ausgrenzung von Unwissenden,
für Stärkung und Erhalt eigener Intelligenz, sowie ein liberalisiertes
Urheber-, Marken- und Persönlichkeitsrecht!
PS

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027
12.03.2026, 11:07 Uhr
HeikoS

Zitat:

Bert schrieb

... Was mir auch noch nicht so ganz klar ist: Das Zusammenspiel von GDC (U82720), 16 Bit-RAM (4xU61464), 8 Bit-SRAM (U6516) und VIS (U1520-008).

Hier hatten wir mit Matthias mal alle Unterlagen zum GDC abgelegt. Vielleicht ist es ja hilfreich:

https://nextcloud-ext.peppermint.de/s/7Wqp44YjLBN6Htd

Grüße, Heiko

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028
12.03.2026, 11:35 Uhr
Dresdenboy

@Bert:
An Heikos Cloud-Ordner dachte ich schon. Unabhängig davon könnte ich dir alles mögliche aus Peters Literaturliste schicken. Da ist natürlich viel zur Programmierung dabei, aber es gibt auch einige interessante Dokumente zur Schaltungsentwicklung um den GDC. Evtl. hilft das, was in der Cloud lieft, schion am ehesten. Das von Peter zitierte Dokument findest du auch in Heikos Cloud ("RFT...pdf").

Bei Fragen gerne hier melden, da es am Ende auch um Logik im VIS geht.

VG,
Matthias
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029
12.03.2026, 20:40 Uhr
Bert

Sowas hatte ich gesucht:

Zitat:

P.S. schrieb
Der Vorteil des GDC ist vor allem, dass man die Erzeugung der sog. "Primitiven" (Linien, Kreise, Rechtecke) nicht mehr in SW machen muss

Ja, für CAD ganz nett. Aber was wirklich im Bildspeicher landet kann man nur schwer bis gar nicht per Software überprüfen. Für Spiele will man eher Sprites haben.
Und für die richtigen Hacks braucht man direkten schnellen Zugriff auf den Bildspeicher.
Also ich sehe da nicht sooo viele Vorteile im GDC.

@Heiko: Danke für den Cloud-Link.

Bisher hat sich noch ein GDC in mein Labor verirrt, ich wollte nur schon mal vorfühlen, was einem logikmäßig im VIS erwartet.
--
Viele Grüße,
Bert

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030
12.03.2026, 20:56 Uhr
HeikoS

@Bert:

ein oder kein GDC hat sich in dein Labor verirrt ? ;-)

Das Bild oben zeigt eine mögliche Standard-Beschaltung. Im BIC hat man das aber meines Wissen nicht genau so gemacht. Es gibt z.B. keine getrennten RAM-Ebenen für R,G,B. Daher sind auch die schnellen GDC-Hardware-Grafik-Befehle in den Mehrfarben-Modis nicht oder nur eingeschränkt anwendbar. Und es wurde damit auch weniger RAM benötigt, was damals sicher auch ein Grund war, das so zu machen.

Viele Grüße, Heiko

EDIT: Falls nicht bekannt, hier gibt es noch ein Blockbild und andere Infos ab Seite 41

https://www.sax.de/~zander/bic/bc_serv1.pdf

Dieser Beitrag wurde am 12.03.2026 um 22:12 Uhr von HeikoS editiert.

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031
12.03.2026, 23:42 Uhr
Dresdenboy

Zur Ablenkung von den Nach-OP-Schmerzen (Leistenbruch) u. auch dem trockenen Grid-Alignment für die Verarbeitung des VIS-Dies habe ich als Abwechslung mal eine Vermutung am echten BIC überprüft:

Kann man den Line Counter des VIS für die Zeichenausgabe durcheinanderbringen? Normalerweise erhält der VIS den Line Counter vom GDC jede Zeile. Aber der VIS kann den LC auch ändern, während man etwas in den Zeichensatz-SRAM schreibt. Sobald man das beginnt, startet der VIS mit LC=0 und zählt dann selbst hoch. Also habe ich testweise mitten im Bildaufbau angefangen, den Zeichensatzzugriff umzuschalten, etwas reinzuschreiben (zufällig etwas zwischen 1 und 8 Zeilen) und wieder zurückzuschalten. Tatsächlich sind dann Zeichen auf dem Bildschirm geschrumpft bzw. etwas gehüpft, da der VIS dann wohl mit dem LC-Wert, welcher nach dem Schreiben des Zeichensatz-SRAMs eingestellt war, weitergearbeitet hat.

Wofür ich das gebrauchen kann? Das verrate ich noch nicht.

Aber solche Dinge könnte man sicher auch aus der VIS-Schaltung lesen.

VG,
Matthias
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Dieser Beitrag wurde am 12.03.2026 um 23:44 Uhr von Dresdenboy editiert.

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032
Heute, 09:44 Uhr
P.S.

@Bert <029>
Ist das Blockschaltbild original aus der NEC7220-Doku?
Sprites (kommt aus der C64-Technologie?) sind doch nichts weiter als kleine, begrenzte Speicherbereiche im BWS, die verschiebbar/manipulierbar sind? -
Wenn ich mich recht erinnere, gibt's im Befehlsumfang des GDC ebenfalls solche Funktionalität.
Wenn der Quelltext zu den ersten "Gehversuchen" mit dem GDC in meinem EXPR von Interesse ist, kann ich den an HeikoS geben und dann habe ich hier noch Original-Assembler-Quellen von NEC zum 7220 gefunden ...

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PS
www.ps-blnkd.de (Update demnächst)

Dieser Beitrag wurde am 13.03.2026 um 09:45 Uhr von P.S. editiert.

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033
Heute, 10:01 Uhr
Enrico
Default Group and Edit

Die RFT Doku zum GDC liegt auf Holm Halde.
--
MFG
Enrico

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034
Heute, 10:22 Uhr
Dresdenboy

Zitat:

P.S. schrieb
@Bert <029>
Ist das Blockschaltbild original aus der NEC7220-Doku?
Sprites (kommt aus der C64-Technologie?) sind doch nichts weiter als kleine, begrenzte Speicherbereiche im BWS, die verschiebbar/manipulierbar sind? -
Wenn ich mich recht erinnere, gibt's im Befehlsumfang des GDC ebenfalls solche Funktionalität.
Wenn der Quelltext zu den ersten "Gehversuchen" mit dem GDC in meinem EXPR von Interesse ist, kann ich den an HeikoS geben und dann habe ich hier noch Original-Assembler-Quellen von NEC zum 7220 gefunden ...

Ja, das Bild ist aus der NEC Doku, letztes Bild z.B. in UPD7220A.pdf oder nec7220.pdf, die man leicht findet.

Sprites sind schon speziell. Was du meinst, wären eher Software-Sprites (auf Amiga BOBs - Blitter Objects), die man mit Verschiebung, Löschmaske und Setzmaske schreiben kann. Den Hintergrund muss man retten u. wieder herstellen. Je nach System, z.B. C64, können diese noch pixelgenau Kollisionen feststellen, vergrößert dargestellt werden, vor oder hinter Text/Grafik erscheinen und v. a. mehrfach auf dem Bildschirm verwendet werden durch einfache Änderung der Position. Dazu ist keine Veränderung des statischen Bildinhaltes nötig. Mit einfachen Tricks sind sie auch auf dem Bildrandbereich darstellbar.

Das ist vielfach leistungsfähiger als eine SW-Lösung. Der GDC kann nur etwas unterstützen mit Masken u. den Setz/Lösch-/Ersetz-Operationen. Oder wenn es nur reingezeichnet werden soll, können auch pixelgenau 8x8 Pixel große Muster ggf. vergrößert eingezeichnet werden.

Wieviel Aufwand Sprites bedeuten, sieht man gut am VIC II vom C64, wo die Bereiche B, E, G, I (teils), J und L für die Sprite-Funktionalität gedacht sind:

Quelle: https://spectrum.ieee.org/commodore-64/closeup-the-vic-ii-chip

Die Assembler-Quellen klingen interessant! Weißt du auch, für welches System diese sind? NEC hat ja selbst einige Systeme mit dem GDC gebaut.

VG,
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Dieser Beitrag wurde am 13.03.2026 um 10:33 Uhr von Dresdenboy editiert.

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035
Heute, 10:32 Uhr
Dresdenboy

Doppelpost, da verklickt.

Dieser Beitrag wurde am 13.03.2026 um 10:34 Uhr von Dresdenboy editiert.

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