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10.05.2024, 20:32 Uhr
OE4DEA
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Hallo Thomas,
hier was ich in Verilog fabriziert habe:
Buffer
Quellcode: | module buffer(out, in, en); input in,en; output out; assign out = en ? in : 1; endmodule
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Comparator
Quellcode: | module comparator(a0, a1, a2, a3, b0, b1, b2, b3, eq); input a0,a1,a2,a3,b0,b1,b2,b3; output eq; assign eq = (a0 && !b0) || (!a0 && b0) || (a1 && !b1) || (!a1 && b1) || (a2 && !b2) || (!a2 && b2) || (a3 && !b3) || (!a3 && b3); endmodule
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Viele Grüße Denny Dieser Beitrag wurde am 10.05.2024 um 20:33 Uhr von OE4DEA editiert. |